伊藤准教授らは、これらの問題を解決するための新規アルゴリズムであるチャネル調整技術と、それを用いたPLL(図1)を開発した。この技術は2つのPLLを接続したカスケードPLLの構成を利用する。まず、高い周波数分解能を有する初段PLLが、フィードバック制御がかかっていない自走状態で発振器の周波数を測定し、圧電共振器帯域内で動作できるように出力周波数を決定する。その後、フィードバック制御を行い、その目標周波数にロックさせる。
後段PLLの参照信号は前段PLLから供給されるが、その周波数情報はアナログ信号(図1中のf1st)とデジタル信号(N2nd)で、位相情報はアナログ信号(f1st)で伝えられる。周波数チューニングレンジが広い後段のPLLは、初段PLLの圧電共振器の周波数ばらつきを補正するようにデジタル信号(N2nd)を使って周波数逓倍比を設定する。このような自動的に動作周波数レンジ(チャネル)を割り振るアルゴリズムがチャネル調整技術であり、製造ばらつきや温度依存性が比較的大きい圧電共振器も利用できるようになる。また、ばらつきが大きい圧電共振器が利用できる以外に、以下のメリットがある。
(1) 初段PLLのアナログ出力信号f1st(後段PLLの位相参照信号)の位相雑音は、それが圧電共振器を用いた発振器で決まるように設計することで極めて小さくできる。さらに、この参照信号の周波数は高いため、後段PLLのループ帯域を広く設計できる。したがって、後段PLL出力信号の位相雑音の大部分が初段PLLの位相雑音で決まるように設計できるため、最終的な出力信号の位相雑音を小さくできる。また、参照信号の周波数が高いため、後段PLLのループフィルタの物理的サイズを小さくできる。
(2) 初段PLLは32kHzの参照信号で低速動作するため、小さい電力で高ビットの
ΔΣ変調器が利用できる。本回路では20bitのΔΣ変調器を使用しているため、1
ppb以下の周波数分解能が理論上実現できる。
同回路は、最小配線半ピッチ65nm(ナノメートル)のシリコンCMOSプロセスで試作した(図2)。同回路は約9GHzの信号を出力し、180fsのRMSジッタを12.7mWの消費電力で実現した(図3)。これは-244dBのFoMに相当し、小数点分周(フラクショナルN)PLLとしては世界トップクラスの性能である(図4、5)。